[회로이론] 회로이론 전류원과 OP AMP 가상단락원리에 대한 궁금점 (Power source, external power, additional current, whole component, KCL, voltage gain, resistance, transistor, vp=vn)

질문 요약

전류원이 어떻게 전류를 유지하는지에 대해 궁금합니다. 전류원은 외부 전원에서 추가 전류를 공급하여 유지하는 건가요? 아니면 전류원이 연결된 소자 전체를 유지하는 건가요?

답변 요약

전류원이 연결된 소자 전체를 유지한다고 이해하시는 것이 맞습니다. KCL에 의해 마디 x에 들어오는 전류와 나가는 전류가 같아야 하는데 외부 전원에서 추가 전류를 공급하여 유지한다고 접근하면 모순된 식을 얻게 됩니다. 전압이득이 무한대인 것은 회로 내부적으로 저항, 트랜지스터 등의 설계를 이용해서 전압이득을 무한대로 만들어 놓았다고 생각하시면 됩니다. 또한 'vp=vn이 같다고 놓았다.'는 표현은 다소 부정확한데, 대신 '전압이득을 무한대로 만들어서 vp=vn이 되게끔 하였다.'고 하는 것이 정확합니다. 자세한 내용은 강의교재의 63, 64페이지의 내용을 참고하시기 바랍니다. (참고: https://file.unistudy.co.kr/Data/SEDATA/hanna714__20230916130811.jpg)

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[회로이론] 회로이론 전류원과 OP AMP 가상단락원리에 대한 궁금점

안녕하세요, 회로이론 공부하다 궁금한 점들에 대해 질문하셨네요. 당신의 궁금증을 해결해드리겠습니다.

Q1: 4A 전류원이 어떠한 방법으로 전류를 유지하는지에 대한 궁금점

전류원이 실제로 어떻게 작동하는지에 대한 궁금증이십니다. 전류원이 연결된 소자 전체를 유지한다고 이해하시는 것이 맞습니다. 전류원은 그 이름에서 알 수 있듯이, 정해진 전류를 유지하는 장치입니다. 이는 회로의 어떠한 조건에서도 변하지 않는, 일정한 전류를 유지하는 것을 의미합니다. 따라서 전류원이 연결된 소자 전체를 특정 전류로 유지해주는 것이 맞습니다.

Q2: OP AMP에서 전압이득이 무한대라는게 이해가 잘안됩니다

OP AMP에서 전압이득이 무한대라는 개념에 대해 이해가 안 가신다고 하셨습니다. 이는 OP AMP 내부의 트랜지스터와 저항 등의 소자들을 통해 전압을 증폭시키는 과정에서 나타나는 현상입니다. 이를 이용하여 Vp(긍정 입력)와 Vn(부정 입력)의 차이를 최대한 줄여, 이상적인 상황에서는 Vp=Vn이 되도록 만드는 것입니다. 즉, 'Vp=Vn이 같다고 놓았다.'는 표현보다는 '전압이득을 무한대로 만들어서 Vp=Vn이 되게끔 하였다.'라는 표현이 더 정확합니다.

자세한 내용은 아래 이미지와 링크를 참고하시기 바랍니다.

추가 자료 링크

Conclusion

회로이론 공부하며 궁금한 점들을 질문하셨는데, 이에 대한 답변이 도움이 되셨기를 바랍니다. 항상 궁금한 점이 있으시다면 언제든지 질문해주세요. 함께 공부해 나가는 것이 중요합니다. 감사합니다.

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